Cykl maszynowy: Różnice pomiędzy wersjami
Z ZX Spectrum Wiki
(Utworzono nową stronę "Jeden cykl maszynowy to 3 do 6 taktów zegara (T1..T6).") |
|||
| Linia 1: | Linia 1: | ||
| − | Jeden cykl maszynowy to 3 do 6 taktów zegara (T1..T6). | + | Jeden cykl maszynowy to 3 do 6 [[cykl zegarowy|taktów zegara]] (T1..T6).<br> |
| + | Procesor [[Z80]] ma 8 rodzajów cykli maszynowych: | ||
| + | * [[M1]] (Instruction Opcode Fetch Cycle) - Podstawowy cykl pobrania i dekodowania rozkazu. Trwa 4 lub 5 taktów. | ||
| + | * M1INT (Interrupt Request/Acknowledge Cycle) - Cykl przyjęcia sygnału [[przerwanie maskowalne|przerwania maskowalnego]]. | ||
| + | * M1NMI (Non-Maskable Interrupt Request Cycle) - Cykl przyjęcia [[przerwanie niemaskowalne|przerwania niemaskowalnego]]. | ||
| + | * M2MR (Memory Read or Write Cycle) - Odczyt lub zapis pamięci. Trwa typowo 3 takty, ale może być wydłużony przez sygnał [[sygnał WAIT|/WAIT]]. | ||
| + | * M2IO (Input or Output Cycle) - Odczyt lub zapis [[urządzenia zewnętrzne|portu wejścia/wyjścia]]. Czas trwania jak w przypadku M2MR. | ||
| + | * BUSREQ (Bus Request/Acknowledge Cycle) - Cykl przyjęcia sygnału [[sygnał BUSRQ|/BUSRQ]]. | ||
| + | * HALT (Halt Acknowledge Cycle) - Cykl pracy jałowej po wykonaniu rozkazu [[rozkaz HALT|HALT]]. | ||
| + | * [[sygnał RESET|RESET]] (Reset Cycle)) - Cykl zerowania i inicjacji pracy procesora. | ||
Wersja z 21:14, 28 maj 2014
Jeden cykl maszynowy to 3 do 6 taktów zegara (T1..T6).
Procesor Z80 ma 8 rodzajów cykli maszynowych:
- M1 (Instruction Opcode Fetch Cycle) - Podstawowy cykl pobrania i dekodowania rozkazu. Trwa 4 lub 5 taktów.
- M1INT (Interrupt Request/Acknowledge Cycle) - Cykl przyjęcia sygnału przerwania maskowalnego.
- M1NMI (Non-Maskable Interrupt Request Cycle) - Cykl przyjęcia przerwania niemaskowalnego.
- M2MR (Memory Read or Write Cycle) - Odczyt lub zapis pamięci. Trwa typowo 3 takty, ale może być wydłużony przez sygnał /WAIT.
- M2IO (Input or Output Cycle) - Odczyt lub zapis portu wejścia/wyjścia. Czas trwania jak w przypadku M2MR.
- BUSREQ (Bus Request/Acknowledge Cycle) - Cykl przyjęcia sygnału /BUSRQ.
- HALT (Halt Acknowledge Cycle) - Cykl pracy jałowej po wykonaniu rozkazu HALT.
- RESET (Reset Cycle)) - Cykl zerowania i inicjacji pracy procesora.
